Языки VHDL и VERILOG в проектировании цифровой аппаратуры на ПЛИС

В наличии Цена за шт.

1760

Итого: 1760.00

Количество

Купить

Акции и скидки Поделиться

Артикул:00-01093193
Автор: Поляков А.К.
ISBN: 978-5-383-01675-6
Обложка: Мягкая обложка
Издательство: МЭИ (все книги издательства)
Город: Москва
Страниц: 221
Формат: 60х84/16
Год: 2023
Вес: 279 г
Серия: Учебное пособие для ВУЗов (все книги серии)

Описание Отзывы

В настоящем пособии содержится материал по современным методам проектирования цифровых систем на базе программируемых логических схем (ПЛИС) с использованием языков описания аппаратуры 1IDL - VHDL и VERILOG. Рассмотрены основы проектирования синхронных схем, схемотехники ПЛИС, систем автоматизации проектирования и моделирования цифровой аппаратуры. Представлены основные элементы синтаксиса и семантики обоих языков, особенности структурных и функциональных описаний аппаратуры, специфика синтезабельных описаний. Особое внимание уделено рассмотрению общих элементов HDL и примерам их использования. Первое издание учебного пособия выпущено в Издательском доме МЭИ в 2012 году. Пособие предназначено для студентов, обучающихся по направлению "Информатика и вычислительная техника".

Содержание
Предисловие
Введение
Глава 1. Проектирование синхронных схем и схемотехника плис
1.1. Проектирование синхронных схем
1.1.1. Понятие синхронной схемы
1.1.2. Параллелизм и конвейеризация
1.1.3. Сеть распространения синхросигналов
1.1.4. Полезная и вспомогательная части такта
1.1.5. Метастабильность
1.1.6. Дополнительные замечания по синхронной схемотехнике
1.2. Программируемые логические интегральные схемы (ПЛИС)
1.2.1. Преимущества и недостатки применения ПЛИС
1.2.2. Структуры первых ПЛИС
1.2.3. Схемотехника ПЛИС типа CPLD
1.2.4. Схемотехника ПЛИС типа FPGA
1.2.5. Тенденции развития ПЛИС
Контрольные вопросы
Глава 2. Основы САПР и моделирования цифровых систем
2.1. Этапы проектирования цифровых систем
2.2. Средства автоматизации проектирования
2.2.1. Основные подсистемы САПР цифровой аппаратуры
2.2.2. Пользовательские характеристики САПР
2.3. САПР ПЛИС ISE фирмы XILINX
2.4. Основы метода имитационного моделирования
2.4.1. Моделирование на этапах проектирования цифровой аппаратуры
2.4.2. Этапы процесса моделирования
2.5. Основные типы моделей цифровых устройств
2.5.1. Отображаемые аспекты
2.5.2. Алфавит моделирования
2.5.3. Варианты моделей элементов с учетом задержек
2.6. Модельное время и параллельные процессы
2.6.1. Погрешности моделирования
2.6.2. Моделирование по интервалам и по событиям
2.7. Пример проектирования простого узла с использованием САПР и HDL
2.7.1. Описание проектируемого объекта на HDL
2.7.2. Верификация проекта
2.7.3. Синтез схемы проекта
Контрольные вопросы
Глава 3. Основы HDL: взгляд схемотехника
3.1. Основные термины и понятия
3.2. Интерфейс и тело объекта проекта
3.3. Структурное описание объекта проекта
3.4. Соответствие компонентов объектам проекта
3.5. Некоторые особенности структурных описаний
3.5.1. Проектные библиотеки
3.5.2. Общая шина, монтажное И и ИЛИ
3.5.3. Учет регулярных фрагментов схем и векторных сигналов
3.5.4. Незадействованные входы и выходы компонентов
3.6. Новые средства HDL для структурных описаний
Контрольные вопросы
Глава 4. Основы HDL: взгляд программиста
4.1. Лексические элементы HDL
4.1.1. Имена
4.1.2. Литералы
4.2. Типы и виды данных
4.2.1. Типы и виды данных VHDL
4.2.2. Типы и виды данных VERILOG
4.3. Объявления
4.3.1. Объявления констант
4.3.2. Объявления переменных и сигналов
4.3.4. Начальные значения данных
4.3.5. Преобразование типов данных
4.3.6. Пользовательские типы и подтипы данных
4.4. Операции
4.4.1. Арифметические операции
4.4.2. Логические операции
4.4.3. Операции отношения
4.4.4. Операции сдвига и прочие
4.5. Выражения
4.5.1. Выражения с полями векторов и массивов
4.5.2. Задержанные выражения
4.5.3. Условные выражения
4.6. Операторы
4.6.1. Оператор ожидания (задержки)
4.6.2. Оператор присваивания
4.6.3. Условный оператор (if)
4.6.4. Оператор выбора (case)
4.6.5. Операторные скобки (группировка операторов)
4.6.6. Оператор цикла
4.6.7. Операторы выхода и пропуска тела цикла
4.4.8. Оператор последовательного вызова процедуры
4.6.9. Последовательный оператор утверждения assert
4.6.10. Операторы ввода-вывода
4.7. Механизм расширения языка и пакеты
4.8. Область видимости данных
4.8.1. Видимость данных в VHDL
4.8.2. Видимость данных в VERILOG
4.9. Модули и библиотеки проекта
4.10. Рекомендации по стилю кодирования
Контрольные вопросы
Глава 5. Специфика HDL: параллельные процессы, задержки, многозначный алфавит
5.1. Параллельные процессы
5.1.1. Параллельные операторы HDL
5.1.2. Оператор процесса (process, always)
5.1.3. Другие параллельные операторы
5.1.4. Механизм воспроизведения модельного времени
5.2. Задержки сигналов
5.2.1. Инерционная и транспортная модель задержки сигнала
5.2.2. Задержки сигналов в операторах присваивания HDL
5.2.3. Сложные модели задержек сигналов
5.3. Векторные операции HDL
5.4. Многозначный алфавит представления сигналов
5.4.1. VHDL-пакет STD_LOGIC_1164
5.4.2. VHDL-пакеты для работы с арифметикой
5.4.3. Х-пессимизм и Х-оптимизм моделей
5.5. HDL-описания общих шин и монтажных И и ИЛИ
5.5.1. Общая шина на тристабильных элементах
5.5.2. Монтажное И и ИЛИ
5.6. Атрибуты, синонимы и утверждения
5.6.1. Атрибуты
5.6.2. Синонимы - алиасы имен
5.6.3. Операторы утверждений как средство верификации
5.7. Примеры HDL-описаний простых узлов
5.7.1. Комбинационные схемы
5.7.2. D-триггер и его тест
5.7.3. Модели микросхем памяти
Контрольные вопросы
Глава 6. Синтезабельность HDL-описаний
6.1. Синтезабельное подмножество LIDL
6.2. Синтезабельные описания комбинационных схем
6.2.1. Примеры типичных ошибок
6.2.2. Синтез схемы параллельного сумматора
6.3. Типовые образы HDL-описаний регистровых схем
6.3.1. Регистр на D-триггерах с асинхронным сбросом
6.3.2. Регистр на D-триггерах с синхронным сбросом
6.3.3. D-триггер с асинхронными сбросом и установкой
6.3.4. D-триггер с асинхронными сбросом и разрешением
6.3.5. Регистр на триггерах-защелках
6.3.6. Последовательный регистр сдвига
6.3.7. Двоичный счетчик
6.3.8. Модель блока синхронной памяти
6.4. HDL-описания автоматов
6.4.1. Автоматы Мили и Мура
6.4.2. VERILOG-описание и тест УУ светофора
6.4.3. VHDL-описание и тест УУ светофора
6.4.4. Синтез схемы УУ светофора
6.4.5. Устройство управления ПЗУ
6.5. Общие рекомендации по синтезу HDL-описаний
Контрольные вопросы
Библиографический список
Интернет-ресурсы

Оставьте отзыв о товаре